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SystemVerilog例子---traffic light
阅读量:5128 次
发布时间:2019-06-13

本文共 509 字,大约阅读时间需要 1 分钟。

module traffic_light(    output logic	green_light,    				yellow_light,    				red_light,    input sensor,    input [15:0] green_downcnt,    input [15:0] yellow_downcnt,    input clock,    input resetN    );parameter 	R_BIT = 0,			G_BIT = 1,			Y_BIT = 2;		enum logic [2:0] {RED	= 3'd001<

State[G_BIT]:	green_light		= 1'b1;		State[Y_BIT]:  	yellow_light	= 1'b1;	endcaseend: set_outputendmodule

  

posted on
2012-06-11 17:01  阅读(
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转载于:https://www.cnblogs.com/Neddy/archive/2012/06/11/2545314.html

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